SCR1 — процессорное ядро микроконтроллерного класса

Компактное 32-битное процессорное ядро микроконтроллерного класса для встраиваемых приложений общего назначения и систем управления. Может быть сконфигурировано под минимальную площадь кристалла — менее 15 тысяч логических элементов (kGates). Процессорное ядро предоставляется с открытым исходным кодом под лицензией SHL, разрешающей коммерческое использование.

Основные характеристики

  • 32-битное процессорное ядро, архитектура RISC-V
    • RV32I|E[MC]
  • Гарвардская архитектура (раздельная память инструкций и данных)
  • 32 или 16 целочисленных регистров разрядностью 32 бита
  • RV32I или E — базовый набор инструкций, опциональные расширения «C» и «М»:
    • I — 47 целочисленных инструкций (32-битное кодирование)
    • E — 47 целочисленных инструкций (подмножество «I»), ограниченных 16-ю регистрами
    • С — 27 целочисленных инструкций (16-битное кодирование)
    • M — 8 целочисленных инструкций умножения и деления
  • 15 тысяч логических элементов (kGates) в базовой конфигурации (ICE)
    • Включая контроллер прерываний и модуль отладки
  • 32-битный интерфейс AHB
  • 2 — 4 уровневый конвейер
  • Привилегированный режим «Machine-mode»
  • Встроенный 64-битный RTC таймер
  • Поддержка памяти TCM
    • 4 — 64 Кбайт
  • Опциональный конфигурируемый контроллер прерываний IPIC
    • Низкая задержка обработки прерываний
    • 8 — 32 прерывания
  • Опциональный модуль целочисленного умножения и деления
  • Опциональный встроенный контроллер отладки (Debug Controller)
    • JTAG интерфейс

Блок-схема

 

Полный пакет с RTL и необходимые материалы доступны в нашем github-репозитории: